高容量

•60万至300万系统闸门

•108至504 kbits的真双端口SRAM

•多达620个用户I/O

可重新编程闪存技术

•130 nm，7层金属（6铜），基于闪存的CMOS

过程

•即时0级支持

•单片解决方案

•断电时保留编程设计

片上用户非易失性存储器

•1 kbit FlashROM，带同步接口

高性能

•350 MHz系统性能

•3.3 V，66 MHz 64位PCI

系统内编程（ISP）与安全

•ISP使用片上128位高级加密标准

（AES）通过JTAG解密（符合IEEE 1532）

•FlashLock®设计用于保护FPGA内容

低功率

•低功率核心电压

•支持仅1.5伏系统

•低阻抗闪光开关

高性能路由层次结构

•分段、分层路由和时钟结构

•超高速本地和长途网络

•增强型高速超长线路网络

•高性能、低倾斜全球网络

•体系结构支持超高利用率

专业（专业）I/O

•700 Mbps DDR，支持LVDS的I/O

•1.5 V、1.8 V、2.5 V和3.3 V混合电压操作

•每个芯片最多可选择8个组的组I/O电压

•单端I/O标准：LVTTL、LVCMOS 3.3 V/

2.5伏/1.8伏/1.5伏、3.3伏PCI/3.3伏PCI-X和LVCMOS

2.5 V/5.0 V输入

•差分I/O标准：LVPECL、LVDS、B-LVDS和

M-LVDS公司

•电压参考I/O标准：GTL+2.5 V/3.3 V，GTL

2.5 V/3.3 V，HSTL I级和II级，SSTL2 I级和Ⅱ级，SSTR3

一级和二级

•输入、输出和启用路径上的I/O寄存器

•热插拔和冷插拔I/O

•可编程输出回转速率和驱动强度

•可编程输入延迟

•单端输入上的施密特触发器选项

•上拉/下拉较弱

•IEEE 1149.1（JTAG）边界扫描测试

•ProASIC®3E系列的引脚兼容封装时钟调节电路（CCC）和PLL

•六个CCC块，每个块带有一个集成PLL

•可配置相移、乘法/除法、延迟功能和外部反馈

•宽输入频率范围（1.5 MHz至350 MHz）SRAM和FIFOs

•可变纵横比4608位RAM块（×1，×2，×4，×9，和×18个可用组织）

•真正的双端口SRAM（×18除外）

•具有同步操作的24个SRAM和FIFO配置高达350 MHzProASIC3E FPGA中的ARM®处理器支持

•M1 ProASIC3E设备—提供Cortex-M1软处理器带或不带调试